2023, Vol. 45
Issue (1): 80-86
场效应晶体管是现代微电子学领域十分重要的组成部分，主要是通过控制器件中电场的变化来调控其导电性能。纳米半导体材料因其优异的光电性能在场效应晶体管(FET)中具有良好的应用前景。制备半导体FET的传统工艺，是在覆有材料的衬底表面，对电极与材料的接触区域直接进行图案化和金属化处理。现代微电子技术中，接触区域的图案化处理，是通过标准光刻或电子束光刻的方式来实现的[1]。在此过程中，高能光子/电子的辐射，使得半导体材料精细的晶格极易受到破坏，造成掺杂[2]、晶格缺陷[3]、畸变甚至相变[4-5]等，导致材料功能发生退化，进而引起金属电极与材料接触不良；有机溶液的使用会引入不必要的掺杂，而且有机溶液不适用于各种不稳定和对溶液敏感的半导体材料[6-7]；亦或由于抗蚀剂的残留，导致接触电阻大大增加[8-10]。金属化处理，是通过蒸发沉积或溅射镀膜的方法来实现的，通常涉及到对接触区域的原子或团簇轰击以及强局部加热[11]，然而这也会导致接触界面的材料受到一定程度的损伤。以上这些缺陷都极大阻碍了器件性能的进一步提高[12-13]。
为克服以上损伤的缺陷，传统制备方法有3种方案。第1种是使用刚性掩膜板进行金属沉积，但存在对准精度受限、材料损伤问题，比如Deshmukh等[14]、Bao等[15]、Zhang等[16]使用刚性阴影掩膜板替代传统的光刻过程，不仅刚性掩膜板与衬底的固有间隙限制了器件的对准精度[17-18]，而且如果在材料上直接进行金属化处理，也会损伤材料[11]。第2种是先制备金属电极，再将电极转移至材料上，却存在转移成功率低的问题，比如Liu等[19]提出了范德华力（vdW）金属–半导体结，先利用电子束光刻和电子束蒸发技术在衬底上沉积好具有图案的电极，以提高器件的对准精度，后使用干法转移系统将金属电极转移至材料上方，从而避免了金属沉积过程对材料造成的损坏，但由于转移后的金属薄膜与沟道材料之间的vdW键合力较弱，金属电极难以释放，此方法在实际应用中仍然受限。第3种是先制备柔性掩膜板，再将其转移至材料上方进行金属沉积，依旧存在损伤材料的问题，比如刘渊团队提出一种基于干掩膜层压工艺的新型vdW模板光刻技术，通过电子束光刻技术制备得到PMMA柔性掩膜板，并将其干法转移至材料上作为后续金属沉积的掩膜，此方法在实际操作中更容易实现[1]，但仍对材料有一定的损伤。以上这几种方法成本均较高昂，不适用于工业生产。
本文在新型vdW模板光刻技术的基础上，提出了一种高对准精度、低成本，工艺简单且材料损伤小的光刻掩膜技术。采用紫外光刻技术制作柔性掩膜板，利用反应离子束溅射仪在衬底上沉积金属，使用光纤探针转移材料。掩膜板的柔软特性使其与衬底实现紧密贴合，从而保证了金属沉积的对准精度；掩膜板的可批量制作凸显了其低成本的优势；直接捞取并加热蒸干固定掩膜板的方式降低了其工艺复杂性；先制备金属电极后转移材料，减少了对材料的损伤；制备了基于化学气相沉积法(CVD)合成的CdSe纳米带背栅FET，采用光学显微镜对CdSe纳米带和电极沟道的表面形貌进行观察，利用半导体参数分析仪测量了其输出和转移曲线，通过实验成功证实了此技术的可行性。
1 器件制备 1.1 掩膜板制备首先，将干净的、表面有285 nm氧化层的硅片放在加热板上130 ℃预烘30 min，将水分烘干，待硅片降到室温之后，使用旋涂仪在硅片上旋涂一层厚度约为40 μm的SU-8 2025负性光刻胶，旋涂速率为2000 r/min，旋转30 s；然后，再将其放在加热板上，在65 ℃下烘3 min，95 ℃烘9 min；接着，将如图1（a）所示的菲林版图纸固定在紫外光刻机（SUSS MJB4）的玻璃基板上，设置曝光参数，350～400 nm的紫外光照射有设计图案的菲林版图纸，对光刻胶进行曝光，能量为160 mJ·cm−2，时间为5.3 s；最后，曝光结束后，再在加热板上65 ℃烘2 min，95 ℃烘7 min，待硅片降至室温后，在SU-8的显影液中显影约5 min后，用异丙醇清洗显影液。这样，便可得到光刻胶掩膜板基板。实验中，设计的电极图案具体尺寸标注如图1（b）所示，具体参数如表1所示。
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图 1 掩膜板几何结构图 Figure 1 Geometric structure of stencil |
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表 1 电极图案参数 Table 1 Parameters of the electrode pattern |
器件制备流程如图2所示。首先，采用紫外光刻机（SUSS MJB4）制备得到光刻胶掩膜板基板。将整个基板切割成多个小单元，每个单元上有一个SU-8 2025掩膜板，可随取随用，保证了掩膜板的干净，不会造成二次污染。之后，将其放入浓度为1.25 mol/L的NaOH中浸泡，NaOH会刻蚀原衬底的SiO2，静置12 h后，待光刻胶掩膜板与衬底脱离，将其放入去离子水中漂洗3遍。然后，选用表面具有285 nm氧化层的重掺杂P型（P++）硅片，先后分别用丙酮、异丙醇、去离子水各超声清洗10 min，并用压缩空气罐吹干表面，再将掩膜板捞至清洗干净的P++硅片上，置于加热台，在40 ℃下，烘至掩膜板与衬底紧密贴合、水分蒸干。使用反应离子束刻蚀设备（MRIBE220M）在带有掩膜板的硅片表面沉积10 nm Ti和80 nm Au的源漏电极。沉积之后，需用镊子（防静电ESD-15标准弯尖头）将掩膜板从边缘轻轻揭掉，若有掩膜板的残留碎片，可在光学显微镜下通过微纳操作手段（使用钨探针挑离）清理残留物。之后，蘸取少量丙酮轻轻擦拭硅片表面，进行第二次清洁。使用探针将事先通过化学气相沉积（CVD）法合成的CdSe纳米带转移至金属电极的沟道区域，然后将此硅片放入真空干燥箱内，在200 ℃下退火30 min，从而使纳米带与电极的紧密接触，保证电极的导通性。用表面镀银的铜丝做引线，与背栅连接的一端用银胶固定，另一端焊在印刷电路板上进行电学特性测试，这样，基于CdSe纳米带的背栅FET就制作完成，器件的结构示意图如图3所示。
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图 2 器件制备流程示意图 Figure 2 Schematic diagram of process flow of the device fabrication |
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图 3 CdSe纳米带背栅场效应晶体管结构示意图 Figure 3 Schematic of CdSe nanobelts backgate field effect transistor |
图4为制备得到的光刻胶掩膜板的电极沟道在光学显微镜（Olympus BX51）下的图像：如图4（a）所示，沟道设计值为40 μm，实际值为46 μm；如图4（b）所示，沟道设计值为50 μm，实际值为54 μm。结果表明，实际参数平均误差约为11.5 %。
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图 4 掩膜板不同尺寸沟道的光学显微镜图 Figure 4 Optical micrographs of channels with different sized stencil |
图5为刚性掩膜板的电极沟道沉积金属后在光学显微镜下的图像。可以观察到，沉积金属后电极的边界呈明显的“锯齿”状，且臂与臂之间镀有一薄层金属，发生了显著的模糊效应。
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图 5 刚性掩膜板沟道沉积金属前后的光学显微镜图 Figure 5 Optical micrographs of rigid shadow masked channels before and after metal deposition |
实验中，使用沟道尺寸设计值为40 μm的掩膜板作为CdSe纳米带背栅FET的掩膜，沉积金属后的沟道如图6（a）所示，经测量，沟道长度约为41 μm，误差约为2.5 %，与传统的刚性掩膜板（见图5所示）相比，大大提高了金属沉积的对准精度。接下来，采用光纤探针将纳米带转移至电极沟道，转移纳米带后的沟道如图6（b）所示。本文所用的CdSe纳米带由CVD法合成。图6（c）所示为合成的CdSe纳米带的光学显微镜图像，左上角小图绿色圈出的部分是光致发光(PL)光谱采集的位置。图6（d）所示为室温下测得的CdSe纳米带的PL光谱（光谱仪：Ocean optics，QE65pro），其发射峰的位置在707.7 nm左右，符合CdSe的电子能带结构。所选用的CdSe纳米带的长度，需满足两端与 Ti/ Au电极有相当一部分的重叠，以确保电极与材料接触良好。本文选取的纳米带长度范围约为116～174 μm、宽度范围约为5～8 μm，可以很好地满足上述要求。
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图 6 处理前后的掩膜板沟道和CdSe纳米带的光学显微镜图以及CdSe纳米带的PL光谱图 Figure 6 Optical micrographs of stenciled channels before and after treatment and CdSe nanobelts and PL spectra of CdSe nanobelts |
将FET器件置于室温环境下进行电学特性测量（半导体参数分析仪：keithley 4200A-SCS），源极（s）接地，漏极（d）和栅极（g）分别接不同的电压。保持背栅电压
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图 7 CdSe纳米带背栅场效应晶体管的I-V特性曲线 Figure 7 I-V characteristic curve of CdSe nanobelts backgate FET |
同时，在不同的背栅电压
| $ {g_{\rm{m}}} = \frac{{{\rm{d}}{I_{\rm{ds}}}}}{{{\rm{d}}{V_{\rm{gs}}}}} $ | (1) |
当
| $ {C_{\rm{i}}} = {{{\varepsilon _0}{\varepsilon _{\rm{r}}}} \mathord{\left/ {\vphantom {{{\varepsilon _0}{\varepsilon _{\rm{r}}}} d}} \right. } d} $ | (2) |
式中：
| $ \mu = \left[ {{{{\rm {d}}{I_{{\rm {d}}s}}} \mathord{\left/ {\vphantom {{{\rm {d}}{I_{{\rm {d}}s}}} {{\rm {d}}{V_{gs}}}}} \right. } {{\rm {d}}{V_{gs}}}}} \right] \times \left[ {{L \mathord{\left/ {\vphantom {L {\left( {{W \mathord{\left/ {\vphantom {W {{C_i}{V_{{\rm {d}}s}}}}} \right. } {{C_i}{V_{{\rm {d}}s}}}}} \right)}}} \right. } {\left( {{W \mathord{\left/ {\vphantom {W {{C_i}{V_{{\rm {d}}s}}}}} \right. } {{C_i}{V_{{\rm {d}}s}}}}} \right)}}} \right] $ | (3) |
式中：
相比于以往的报道：采用掺杂（Cl、Ga、Bi等）的CdSe纳米带制作的FET迁移率相对较低[20-21]，主要是因为本文采用的纳米带是本征CdSe纳米带，导致纳米带中的载流子浓度较小。即使施加较大的栅压，也无法达到提高开关比、增大载流子迁移率的目的。此外，空气中的H2O和O2也会增大电极与材料的接触电阻，从而影响其电子传输性能[22-23]。因此，为进一步提高其迁移率，可考虑对本征CdSe纳米带进行掺杂。
3 结 论本文提出了一种新颖的制备半导体FET方法，克服了传统制备方法的几大缺陷，如材料易损伤、金属沉积对准精度受限、电极转移难度大以及成本高昂，得到了基于CdSe纳米带的背栅FET。利用光学显微镜观察，发现SU-8 2025掩膜板金属沉积后的沟道长度与事先设计的菲林版图纸上对应的数值相差较小，误差约为2.5 %，比起刚性掩膜板，其对准精度明显提高了。并利用半导体参数分析仪测量其I-V特性曲线，实验结果表明，退火有效改善了器件接触。计算得到了该器件的载流子迁移率为0.02 cm2·V−1·s−1，分析了低迁移率的主要原因，并提出了进一步提高其迁移率的方法。本文为探索成本低、材料损伤小的半导体器件制备工艺提供了一种新的可能性。
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