CCD具有信号输出噪声低、动态范围大、量子效率高等优点^[1],随着CCD器件本身工艺的改进,其成像质量和器件本身可靠性也得到了进一步的提高^[2],因此CCD在科研、运动领域获得了广泛的应用。就目前而言,提高帧频有两种方法:(1)提高CCD的像素时钟;(2)将CCD分成多个通道同时输出。前者受器件极限参数的限制,效果不明显^[3]。因此,本文选用CCD KAI-0340,采用双通道同时输出的方法,从而达到提高帧频的目的。

1 行间转移型面阵CCD的结构和工作原理

KAI-0340是柯达公司的一款行间转移型面阵CCD图像传感器,其结构如图 1所示,最下方的4行是挡光的黑像元行,上方的488行是感光像元行;在这488行像元中,最上方和最下方的4行作为缓冲行,因此实际有用的像元为480行;最大的像素时钟频率为40 MHz,并在双输出通道工作方式下工作,每行输出CCD信号,其中包括12个哑像素、24个黑像素和324个感光像素^[4]。

图 1

Fig. 1

图 1 KAI-0340 结构示意图 Fig. 1 Schematic diagram of KAI-0340 structure

KAI-0340的工作原理是:感光区内的电荷在电子快门的作用下被清除掉,然后在电子快门时钟结束后开始新的光积分,当光积分阶段结束后,电荷开始从成像区转移到存储区,垂直转移时钟把电荷从存储区逐行转移到水平寄存器中,最后在水平转移时钟的作用下电荷转移到CCD的输出端,到此CCD完成了一个工作的周期。

2 行间转移型面阵CCD KAI-0340的驱动电路的设计

KAI-0340的驱动电路主要包括:供电模块、驱动器电路、驱动时序产生模块三部分。其中最主要的是驱动时序的产生模块,本文使用现场可编程门阵列(FPGA)作为设计驱动时序的核心器件,产生CCD正常工作的时序信号^[5],包括水平时序信号、垂直时序信号、电子快门时序信号和复 位时钟信号四部分。

图 2

Fig. 2

图 2 CCD驱动电路模块 Fig. 2 CCD drive circuit module

本文采用的FPGA是Altera公司生产的CycloneⅡ系列的EP3C16240C8,由此产生CCD正常工作的时序,包括垂直时序(V₁、V₂)、水平时序(H₁、H₂)、复位时钟(REST)，如图 2所示。现场可编程门阵列(FPGA)输出的驱动电压为0～3.3 V,由于它的负载能力较低,不能直接驱动CCD图像传感器正常工作,因此水平和垂直时序驱动模块的功能是把FPGA产生的驱动脉冲转化成CCD正常工作所需的电压。

水平时序驱动的模块功能主要是完成电荷在水平寄存器方向上的转移,控制信号包括H_1A、H_2A、H_1B、H_2B,它们的电压要调制在5 V(-5~0 V),水平驱动信号H_2B的驱动电路原理图如图 3所示。

图 3

Fig. 3

图 3 水平驱动电路 Fig. 3 The horizontal drive circuit

垂直时序驱动的模块功能主要是完成电荷在垂直寄存器方向上的转移,控制信号包括V₁、V_2C、V₂,它们的电压要调制在(-9~+9 V),水平驱动信号V₁的驱动电路原理图如图 4所示。

图 4

Fig. 4

图 4 垂直驱动电路 Fig. 4 The vertical driving circuit

3 行转移型面阵CCD KAI-0340驱动时序的分析

CCD KAI-0340图像传感器的一个工作周期分三个阶段:曝光阶段、水平转移阶段、垂直转移阶段。工作需要以下几路驱动信号:复位时钟RL,水平时钟H₁和H₂,垂直时钟V₁和V₂,电子快门时钟VSUB^[6]。

CCD工作时,首先底层出现电子快门脉冲,将感光区的电荷清除,然后再开始光信号的积分阶段,积分阶段完成后,V₂上的高电平把感光区的电荷移到挡光的存储区;然后通过V₁和V₂时钟把存储区中的电荷转移到水平寄存器上,再通过H₁和H₂一组互补时钟把水平寄存器上的电荷包转移出,同时CCD准备进行下一次的曝光。

4 应用Verilog HDL语言的驱动时序设计

QuartusⅡ软件的输入有多种方式:原理图输入法、状态图输入法、Verilog HDL语言输入法。其中原理图方式类似于硬件电路的原理图设计,利用基本的门电路符号或模块完成设计;Verilog HDL作为一种硬件描述语言,其编程结构类似于计算机中的C语言,在描述复杂逻辑设计时非常简洁,具有很强的逻辑描述和仿真能力,是当前系统硬件设计语言的主流^[7]。运用Verilog语言设计系统能够高效直接地描述设计,直观、快速建立设计,并高效地调整和修改设计的整体和细节。

在Altera公司的QuartusⅡ开发环境下,采取自顶向下的设计方法,图 5为设计原理图。在完成程序的输入后,由Quartus软件平台进行编译和仿真,从而验证设计的功能和时序特性是否符合设计目标,同时进行逻辑优化;反复上述过程完成设计过程,通过JTAG 接口为硬件芯片进行编程,进入到实体电路功能验证阶段。

图 5

Fig. 5

图 5 QuartusⅡ环境下的原理图 Fig. 5 Principle diagram in Quartus environment

本文的时序仿真是在Altera公司的QuartusⅡ集成开发环境下进行的,使用Verilog程序的输入^[8],在QuartusⅡ软件平台进行编译和仿真^[9],从而验证设计的功能和时序特性是否符合设计的目标,同时可进行逻辑优化。

垂直转移是垂直寄存器中的电荷向水平寄存器转移,转移过程由控制信号V₁和V₂控制,垂直转移控制信号的仿真如图 6所示。

图 6

Fig. 6

图 6 垂直转移信号的仿真时序 Fig. 6 Simulation of vertical transfer of signal timing

水平转移是水平寄存器中的电荷向输出放大器转移,转移过程由水平时钟H₁和H₂控制,水平转移过程控制信号的逻辑仿真如图 7所示,从中截取一部分。

图 7

Fig. 7

图 7 水平转移信号的仿真时序 Fig. 7 Simulation of horizontal transfer of signal timing

本文详细地研究了CCD KAI-0340的时序,使用FPGA器件作为设计驱动时序的核心,其时序的设计方法可以使CCD同时支持2路输出,提高了帧频,由于驱动时序的设计是可再编程的,所以如果想要改变其中的部分功能,可以在不改变硬件电路的情况下,只需要重新编程就可以达到实现功能的改变。